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11月11日周三
  1. Semiconductor Engineering49

    混合键合间距缩小至5μm以下,检测与量测面临极限挑战

    混合键合间距正从当前量产的4至9μm向5μm以下收缩,50nm颗粒和表面污染即可导致键合失效。CMP需将铜凹陷控制在几纳米并保持0.5nm RMS粗糙度,预键合检测须区分致命缺陷与无害形貌变化。键合后的埋藏缺陷检测仍是最大难题,红外、X射线和超声成像在分辨率、灵敏度与吞吐上各有局限。

  2. Semiconductor Engineering42

    AI 迭代提速,芯片测试难以跟上节奏

    AI 模型与工作负载的迭代速度已超过芯片设计、制造和测试周期,迫使芯片厂商重新思考测试策略。多 die 封装和更多测试插入点产生海量数据,且分散在不同公司和工厂之间难以共享;硅光目前已有 5 个测试插入点,面板级封装还将带来全新设备与工艺。客户还要求延长昂贵的 AI 硬件寿命,使老化与可靠性监控变得更复杂。

  3. Semiconductor Engineering38

    缩短光刻学习周期以加速 FOPLP 量产爬坡

    针对扇出面板级封装(FOPLP)爬坡中的光刻难题,将离线量测数据与良率预测算法结合,可在投入实际试产前评估工艺窗口。在 HVM 工艺的生产基板上评估时,良率预测与实测差异最初为 1.2% 至 2.7%,标准化检查流程后降至 0.2% 至 0.8%。该方法用仿真筛选参数组合、再用 qualification 基板验证,减少试错迭代并缩短开发周期。

11月9日周一
11月4日周三
11月2日周一
10月27日周二
  1. Tom's Hardware · Semiconductors78

    TSMC 据报考虑将 CoWoS 涨价 20%,NVIDIA Blackwell 与 Rubin 加剧封装产能压力

    据 Trendforce 援引供应链消息,TSMC 正考虑将 CoWoS 先进封装价格最高上调 20%,以应对 AI 需求下的产能紧张,TSMC 尚未确认该消息。

    推荐理由:原文给出 CoWoS 最高 20% 涨价传闻与设备交期拉长至 8 个月,可跟踪封装产能紧张向价格传导的节奏。

  2. Semiconductor Engineering38

    imec 研究垂直堆叠 DRAM 于 GPU 之上的散热设计空间,探索替代 HBM-on-GPU 方案

    imec 发表论文评估将 DRAM 芯片垂直旋转堆叠在 GPU 上方、并在其间设置散热腔体的 3D 存储架构,作为传统 2.5D HBM 与直接堆叠 HBM-on-GPU 的替代方案。封装级热仿真考察了堆叠高度、存储容量与组织方式、散热腔体材料、堆叠方向、模塑插入以及增加分布式内存控制器/片上网络层的影响。

10月22日周四
10月19日周一